??? Mentor Graphics公司(Mentor Graphics Corporation)近日宣布，作為微電子應用領域半導體一體化解決方案的全球主導廠商的意法半導體公司(STMicroelectronics)，決定采用Mentor Graphics“設計至晶片”(design-to-silicon)平臺，作為針對其32nm工藝節點的先進IC產品的物理實現和驗證。32nm設計流程包括Olympus-SoC多邊角多模式布局繞線系統、能夠針對制造多樣性提供全面DFM解決方案的標準Calibre驗證平臺、以及用于元件庫特性分析的Eldo SPICE仿真器等。

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? “意法半導體選擇Mentor Graphics design-to-silicon平臺，是因為其具有專門針對32nm設計所遇到的挑戰的先進性能，這對我們的業務將產生直接的影響。這些挑戰包括新設計面臨的高度復雜性、需要通過并行時序和功耗收斂來縮短流片時間、以及讓設計能夠靈活適應各種變異的工藝等，”意法半導體技術研發部副總裁兼中央CAD及設計解決方案部門總經理Philippe Magarshack表示，“根據我們從65/55nm和45nm的片上系統(SoC)復雜的調試過程中獲得的經驗，Olympus的超大容量能夠讓我們以平坦化方式處理大型設計，可以并行解決多種模式和邊界情況。在32nm水平的設計流程上，Olympus與Calibre驗證標準的緊密結合讓我們能夠迅速解決大型設計的‘DFM綜合性環路’(DFM-integrity loop)問題。”

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? “我們很高興地看到與意法半導體公司的長期合作能夠取得今天的成果，即意法半導體決定在32nm設計流程中采用Mentor Graphics的實現與驗證工具。” Mentor Graphics副總裁兼Design-to-Silicon部門總經理Joseph Sawicki表示，“我們兩家公司通力協作，明確快速設計并驗證高性能低功耗的32nm集成電路的種種要求和解決方案，促使32nm集成電路迅速、順利地實現批量生產。我們的實現和驗證解決方案在市場上廣受青睞，這是一個很好的現象，說明我們把握住了客戶最迫切的需求。”

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Mentor Graphics 32nm設計流程

?? Olympus-SoC實現平臺為解決32nm設計流程面臨的重大挑戰而重構。平臺提供本地并行多邊角多模式最優化處理、DFM感知繞線、可用于所有低功耗設計方法學的自動化技術、100M+門設計容量以及全面多線程等技術，同時，業內唯一的平行時序分析引擎可充分發揮計算平臺的多核、多處理器功能。

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?? 擁有Calibre nmDRC和Calibre LVS工具的Calibre納米平臺已經成為驗證先進集成電路的黃金標準。Mentor Graphics的全方位DFM解決方案與Calibre平臺緊密結合，通過更好地控制元件庫和全芯片版圖的工藝多樣性，對針對32nm設計流程的最高級別性能設計提供支持。Calibre DFM解決方案包括Calibre LFD產品，為光刻工藝和蝕刻特性分析提供精確模型；同時，Calibre LFD產品是IP和全芯片應用光刻熱點和多樣性分析的標準驗收流程。其與Calibre nmDRC、Calibre LVS(Layout vs. Schematic，布局與原理圖比對)以及Calibre xRC產品的充分結合，讓關鍵器件和互聯特性能夠在精確建模、已建幾何輪廓的基礎上萃取。其產生的物理數據可以被插入明導國際Eldo高性能SPICE仿真器。該款仿真器是首個適用于意法半導體32nm元件庫特性分析流程的工具，能夠對物理塊的實際運行情況進行精確的時序模擬。

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?? Calibre DFM解決方案還包括用于CAA分析與修復的Calibre YieldAnalyzer和Calibre YieldEnhancer產品。YieldEnhancer工具包括SmartFill智能充填功能，可通過金屬密度和密度梯度進行金屬填充。透過Calibre CMPAnalyzer工具可以根據制造廠指定的厚度模型進行CMP平面分析和填充強化。這些產品綜合起來，通過完善并強化物理設計流程的協作參與能力、降低研發周期后期出現問題或意外的可能性，解決32nm設計流程制作多樣性問題。