本文介紹了一種采用PLD和數據通路(datapath)來解放微控制器系統中CPU任務的方案。在大多數微控制器結構中，智能的CPU身邊總會環繞著一系列不可編程的外設。外設的功能有限，通常它們只負責數據形式的轉換。例如，I2C外設只是實現串行和并行數據格式之間的轉換，而ADC則實現模擬到數字信號的轉換。CPU因此不得不完成所有的數據處理工作，實際上它還能做些更有用的事情。此外，管理外設將會導致CPU固件異常復雜，并可能需要一個快速高效的CPU在實時的時序限制下執行這些固件。這又會導致更多的潛在程序漏洞，從而需要使用更復雜和昂貴的調試設備等。

 

但是如果外設具備足夠的復雜度、靈活度與智能，是否能有效地減輕CPU的許多任務呢？復雜的設計可以通過結構重建，變為一組分布在CPU和外設中間的簡單設計。CPU將可以執行更少的任務，或進行更少的中斷處理，從而使程序漏洞更容易被發現和修正。整體設計將使系統具有更好的穩定性，并且便于復用部分設計。CPU處理任務減少就可以運行在較低的速度，從而降低功耗，或者這些額外可用帶寬可用來實現市場部規劃的下一代產品。然而，外設設計仍需具成本效益，否則整個微控制器可能變得太貴。本文將展示如何把智能、靈活、低成本、可定制的數字外圍設備設計到微控制器并配置，以幫助實現穩定的分布式系統設計。

 

智能邏輯選擇—PLD還是數據通路？

 

通常有兩種方法構建一個智能的可配置外設。首先是使用PLD。如圖1所示，PLD有一個驅動若干宏單元的積和(sum of products)邏輯門陣列。“T”和“C”符號表示每一個乘積項都能產生一個真值或補數(反向)輸出，這樣無論是正、負邏輯都可以支持。

 

圖1：一個PLD實例(包括12個輸出項、8個乘積項、4個宏單元)。

 

圖1顯示了一個簡單的PLD例子。PLD可以有成百上千的宏單元，每個宏單元最高由16個乘積項驅動。乘積項里的與門和或門可以互聯形成高度靈活的定制邏輯功能。宏單元是典型的時鐘架構，它們的輸出可以反饋到乘積項陣列，因此允許創建狀態機。

 

大規模PLD可以用來形成復雜的邏輯功能，甚至是完全的CPU，因此PLD當然可以用來實現智能數字外設。然而，很多門可能只是實現諸如計數器或加法器等簡單的邏輯功能，但對于更復雜功能的實現，基于PLD的方案就會變得很貴。從某種程度上說，使用真正的CPU會更合理。

 

CPU的一個非常簡單的形式是基于算術邏輯單元(ALU)的數據通路，也稱為納米處理器(nano-processor)。數據通路只是實現幾個常用函數，但會比使用PLD實現的效率更高。圖2：顯示了一個基于ALU的簡單的數據通路。典型的ALU可以進行各種操作，通常是8位操作：向上計數(遞增)、向下計數(遞減)、加、減、邏輯與、邏輯或、邏輯異或，左位移、右位移。這里有兩個8位累加器，它們能夠為ALU輸出充當輸入數據寄存器或存儲器。一個輸入時鐘信號沿產生一次操作。函數選擇寄存器用來控制：

 

圖2：基于ALU的數據通路。

 

* 產生什么操作。

 

* 該操作的源寄存器。

 

* 輸出的目的寄存器。

 

根據數據通路的具體設計，其可能會做一系列復雜操作，如表1顯示。

 

 

表1：數據通路函數的實現舉例。

這個函數選擇模塊實際上可以是一個小容量的SRAM，預加載所需的函數選擇位，SRAM的地址線可以用來選擇運行哪個操作。最后，多數據通路可以用進位和移位信號鏈在一起，以便可以進行多字節操作數。

 

由于數據通路只有少數特定功能函數，很容易優化設計，因此其創建成本較低。然而，對于實現復雜的邏輯，數據通路遠遠沒有PLD那么靈活。那么，對于創建智能、靈活、低成本的數字外設來說，哪一種方法是更好的呢？是PLD還是數據通路？答案是，將兩者相結合。下面是一個實例，來看看是如何實現的。

 

通用數字模塊

 

同時使用PLD和數據通路的系統實例是賽普拉斯半導體的PSoC3和PSoC5芯片。每個系統包含最高24個通用數字邏輯子系統，稱為通用數字模塊(UDB)，其結構如圖3所示。一個UDB包含兩個圖1所示的PLD，一個數據通路以及狀態機和控制寄存器。有兩個鏈路路徑，一個用于PLD，一個用于數據通路。由一個路由通道來連接各UDB子塊之間以及UDB之間的信號。PLD配置、數據通路和路由通過寫入UDB配置寄存器來實現。

 

 

UDB的PLD設計在圖1中進行了描述。如圖4，UDB數據通路類似于圖2所示的基本的數據通路，但是它更精密復雜，因為擁有更多寄存器和更多的功能。

 

圖4：UDB數據通路框圖。

 

* 8位ALU可以實現所有的七個基本函數—遞增、遞減、加、減、與、或以及異或，并且它有單獨的位移和位掩碼模塊來進行ALU結果后處理(8位ALU傳輸功能只需通過ALU傳送一個值到位移和位掩碼模塊)。位移模塊可以做左位移、右位移、半字節交換和傳輸。掩碼模塊可以和單獨的掩碼寄存器里的內容逐位相與(圖中未顯示)。

 

* 操作可以使用兩個累加器(A0，A1)和兩個數據寄存器(D0，D1)來完成。兩個FIFO寄存器(F0、F1)可用來在數據通路和CPU之間傳輸數據。FIFO深度可達4字節。這一結構可以使多任務處理變得簡單；在不同的時間，獨立操作可以在寄存器子集完成。例如，A0、D0、F0可以用于一個任務，而A1、D1、F1則可用于不同的任務。

 

* 廣泛的狀態條件(例如：比較、零檢測、所有個體檢測、溢出檢測)可以應用到累加器，數據寄存器，以及路由到器件其它地方。

 

靈活的路由

 

雖然UDB在PLD和數據通路兩個子系統都有很多特色，但廣泛的數字路由讓它們如虎添翼。信號可以在PLD和數據通路之間路由，遍及整個UDB和器件的其它地方，形成了復雜的數字系統互連(DSI)結構。

 

實例

 

本例中，用一個UDB數據通路來創建一個帶重載(reload)功能的8位數字計數器。為了實現這點，連接一個狀態條件回到控制存貯SRAM地址線，如圖5所示。

 

圖5：用UDB數據通路創建帶重載功能的計數器。

 

在這個設計中，A0是計數寄存器，D0是重載寄存器。需要兩個函數，一個用來遞減計數，一個從周期寄存器重載計數器；這些函數在控制儲存RAM里預載了。

 

邏輯如下：當A0不為0時，狀態輸出將會變低，在地址0會執行遞減操作。當A0為0時，狀態輸出將為高，在地址1會執行重載操作。

 

所有操作都發生在時鐘輸入的上升沿，可以記錄時鐘沿數量。時鐘輸入可以來自各種時鐘源。狀態輸出可以通過DSI路由，包括到DMA和中斷請求輸入。使用數據通路鏈和掩碼模塊，該計數器的大小可以是任何位數，不受限于8的倍數。

 

圖5所示為減法計數器。它可以很容易的轉換成加法計數器，可以通過使用不同的狀態輸出(A0= =D0)和控制存儲SRAM里的不同函數：A0=A0+1和A0=A0A0。異或任何值的結果永遠為0。

 

通過使用PLD這個簡單的設計可以創造更復雜的應用。以一個紅綠燈控制器為例，紅綠燈控制器周期由綠、黃、紅三種狀態構成，因此需要一個狀態機。每個狀態變化到下一個狀態之前會持續一定時間，所以必需有一個計數器。為了簡單起見，假設“綠燈”時間和“紅燈”是相同，但“黃燈”時間不同。

 

只需要使用3個數據通路寄存器(假設為8位計數值)就可以實現這個時序結構。A0為計數寄存器，D0為“綠”和“紅”狀態保持計數器重載值，D1為“黃”狀態保持計數器重載值。模塊框圖如圖6顯示。

 

圖6：采用UDB PLD和數據通路構建的紅綠燈控制器框圖

 

要保存在控制存儲RAM里的操作是：

 

A0 = A0 - 1 // 計數

 

A0 = D0 // 重載“綠”或“紅”

 

// 計數值

 

A0 = D1 //重載“黃”值

 

狀態機在PLD里實現。數據通路條件輸出反饋到PLD，以表明需要改變狀態了。PLD也有這樣的邏輯，根據當前的狀態和從數據通路反饋的信號，控制執行哪個數據通路操作和哪個燈要點亮。

 

超越基礎

 

紅綠燈控制器是一種簡單的應用類型，通常使用CPU編程。然而，我們已經看到，除了初始化代碼，這個功能可以完全和CPU沒關系而可以由智能的可配置外設完成。這個功能可以很容易地擴展以支持附加需求，例如轉換信號、行人行走信號、車輛檢測傳感器、流量/緊急事件轉發器。

 

CPU需要做什么

 

通過使用PLD和數據通路的有效組合，可以創建智能的、靈活的、低成本的外設，以減輕CPU的負擔。然而，如果這么多的功能都由外設處理了，那還留著CPU做什么呢？在許多情況下，CPU不需要做很多事，在某些情況下系統初始化后，CPU就可以關掉了。不過，更實用的方案是使用CPU做CPU能做得最好的事情，例如：

 

* 復雜的計算

 

* 字符串和文本處理

 

* 數據庫管理

 

* 通信管理

 

* 系統管理

 

例如，在我們的紅綠燈應用中，CPU可以用于以下幾個方面：

 

* 檢測車輛闖紅燈

 

* 使用相機拍攝牌照

 

* 從照片上提取車牌文字信息

 

* 從國家數據庫中查閱車主信息，以及向車主發送罰單

 

通過由智能外設完成很多任務，CPU可以輕松地去做更有價值的任務。