本文介紹對于了解高速ADC電源設(shè)計至關(guān)重要的各種測試測量方法。為了確定轉(zhuǎn)換器對供電軌噪聲影響的敏感度，以及確定供電軌必須處于何種噪聲水平才能使ADC實現(xiàn)預(yù)期性能，有兩種測試十分有用：一般稱為電源抑制比（PSRR）和電源調(diào)制比（PSMR）。

　　何謂電源抑制

　　當供電軌上有噪聲時，決定ADC性能的因素主要有兩個，它們是PSRR-dc、PSRR-ac和PSMR。PSRR-dc指電源電壓的變化與由此產(chǎn)生的ADC增益或失調(diào)誤差的變化之比值，它可以用最低有效位（LSB）的分數(shù)、百分比或?qū)?shù)dB （PSR = 20 × log10 （PSRR））來表示，通常規(guī)定采用直流條件。

　　但是，這種方法只能揭示ADC的一個額定參數(shù)隨電源電壓可能會如何變化，因此無法證明轉(zhuǎn)換器的穩(wěn)定性。更好的方法是在直流電源之上施加一個交流信號，然后測試電源抑制性能（PSRR-ac），從而主動通過轉(zhuǎn)換器電路耦合信號（噪聲源）。這種方法本質(zhì)上是對轉(zhuǎn)換器進行衰減，將其自身表現(xiàn)為雜散（噪聲），它會以某一給定幅度提升至超過轉(zhuǎn)換器的噪聲基底值。其意義是表明在注入噪聲和幅度給定的條件下轉(zhuǎn)換器何時會崩潰。同時，這也能讓設(shè)計人員了解到多大的電源噪聲會影響信號或加入到信號中。PSMR則以不同的方式影響轉(zhuǎn)換器，它表明當與施加的模擬輸入信號進行調(diào)制時，轉(zhuǎn)換器對電源噪聲影響的敏感度。這種影響表現(xiàn)為施加于轉(zhuǎn)換器的IF頻率附近的調(diào)制，如果電源設(shè)計不嚴謹，它可能會嚴重破壞載波邊帶。

　　總之，電源噪聲應(yīng)當像轉(zhuǎn)換器的任何其它輸入一樣進行測試和處理。用戶必須了解系統(tǒng)電源噪聲，否則電源噪聲會提高轉(zhuǎn)換器噪聲基底，限制整個系統(tǒng)的動態(tài)范圍。

　　電源測試

　　圖1所示為在系統(tǒng)板上測量ADC PSRR的設(shè)置。分別測量每個電源，以便更好地了解當一個交流信號施加于待測電源之上時，ADC的動態(tài)特性。開始時使用一個高容值電容，例如100uF非極化電解質(zhì)電容。采用1mH的電感來充當直流電源的交流阻斷器，一般將它稱為“偏置-T”，可以購買采用連接器式封裝的產(chǎn)品。

　　使用示波器測量交流信號的幅度，將一個示波器探針放在電源進入待測ADC的電源引腳上。為簡化起見，將施加于電源上的交流信號量定義為一個與轉(zhuǎn)換器輸入滿量程相關(guān)的值。例如，如果ADC的滿量程為2Vpp，則使用200mVpp或-20dB。接下來讓轉(zhuǎn)換器的輸入端接地（不施加模擬信號），查找噪聲基底/FFT頻譜中處于測試頻率的誤差雜散，如圖2所示。若要計算PSRR，只需從FFT頻譜上所示的誤差雜散值中減去–20dB即可。例如，如果誤差雜散出現(xiàn)在噪聲基底的-80dB處，則PSRR為-80dB - （-20dB），即-60dB（PSRR = 誤差雜散（dB）- 示波器測量結(jié)果（dB））。-60dB的值似乎不太正常，但如果換算成電壓，它相當于1 mV/V（或10-60/20），這個數(shù)字對于任何轉(zhuǎn)換器數(shù)據(jù)手冊中的PSRR規(guī)格而言都并不鮮見。

　　下一步是改變交流信號的頻率和幅度，以便確定ADC在系統(tǒng)板中的PSRR特性。數(shù)據(jù)手冊中的大部分數(shù)值是典型值，可能只針對最差工作條件或最差性能的電源。例如，相對于其它電源，+5 V模擬電源可能是最差的。應(yīng)確保所有電源的特性都有說明，如果說明得不全面，請咨詢廠家。這樣，設(shè)計人員將能為每個電源設(shè)置適當?shù)脑O(shè)計約束條件。

　　請記住，使用LC配置測試PSRR/PSMR時有一個缺點。當掃描目標頻段時，為使ADC電源引腳達到所需的輸入電平，波形發(fā)生器輸出端所需的信號電平可能非常高。這是因為LC配置會在某一頻率（該頻率取決于所選的值）形成陷波濾波器。這會大大增加陷波濾波器處的接地電流，該電流可能會進入模擬輸入端。要解決這一問題，只需在測試頻率造成測量困難時換入新的LC值。這里還應(yīng)注意，LC網(wǎng)絡(luò)在直流條件下也會發(fā)生損耗。記住要在ADC的電源引腳上測量直流電源，以便補償該損耗。例如，+5V電源經(jīng)過LC網(wǎng)絡(luò)后，系統(tǒng)板上可能只有+4.8V。要補償該損耗，只需升高電源電壓即可。

　PSMR的測量方式基本上與PSRR相同。不過在測量PSMR時，需將一個模擬輸入頻率施加于測試設(shè)置，如圖3所示。

　　另一個區(qū)別是僅在低頻施加調(diào)制或誤差信號，目的是觀察此信號與施加于轉(zhuǎn)換器的模擬輸入頻率的混頻效應(yīng)。對于這種測試，通常使用1-100kHz頻率。只要能在基頻周圍看到誤差信號即混頻結(jié)果，則說明誤差信號的幅度可以保持相對恒定。但也不妨改變所施加的調(diào)制誤差信號幅度，以便進行檢查，確保此值恒定。為了獲得最終結(jié)果，最高（最差）調(diào)制雜散相對于基頻的幅度之差將決定PSMR規(guī)格。圖4所示為實測PSMR FFT頻譜的示例。

電源噪聲分析

　　對于轉(zhuǎn)換器和最終的系統(tǒng)而言，必須確保任意給定輸入上的噪聲不會影響性能。前面已經(jīng)介紹了PSRR、PSMR及其重要意義，下面將通過一個示例說明如何應(yīng)用所測得的數(shù)值。該示例將有助于設(shè)計人員明白，為了了解電源噪聲并滿足系統(tǒng)設(shè)計需求，應(yīng)當注意哪些方面以及如何正確設(shè)計。

　　首先選擇轉(zhuǎn)換器，然后選擇調(diào)節(jié)器、LDO、開關(guān)調(diào)節(jié)器或其它器件。并非所有調(diào)節(jié)器都適用。應(yīng)當查看調(diào)節(jié)器數(shù)據(jù)手冊中的噪聲和紋波指標，以及開關(guān)頻率（如果使用開關(guān)調(diào)節(jié)器）。典型調(diào)節(jié)器在100 kHz帶寬內(nèi)可能具有10 μV rms噪聲。假設(shè)該噪聲為白噪聲，則它在目標頻段內(nèi)相當于31.6 nVrms/rt-Hz的噪聲密度。

　　接著檢查轉(zhuǎn)換器的電源抑制指標，了解轉(zhuǎn)換器的性能何時會因為電源噪聲而下降。在fs/2的第一奈奎斯特區(qū)，大多數(shù)高速轉(zhuǎn)換器的PSRR典型值為60 dB （1 mV/V）。如果數(shù)據(jù)手冊未給出該值，請按照上述方法進行測量，或者詢問廠家。

　　使用一個2Vpp滿量程輸入范圍、78dB SNR和125MSPS采樣速率的16位ADC，其噪聲基底為11.26 nVrms。任何來源的噪聲都必須低于此值，以防其影響轉(zhuǎn)換器。在第一奈奎斯特區(qū)，轉(zhuǎn)換器噪聲將是89.02 μV rms （11.26 nVrms/rt-Hz）× sqrt（125MHz/2）。雖然調(diào)節(jié)器的噪聲（31.6 nv/rt-Hz）是轉(zhuǎn)換器的兩倍以上，但轉(zhuǎn)換器有60dB的PSRR，它會將開關(guān)調(diào)節(jié)器的噪聲抑制到31.6 pV/rt-Hz （31.6 nV/rt-Hz × 1 mV/V）。這一噪聲比轉(zhuǎn)換器的噪聲基底小得多，因此調(diào)節(jié)器的噪聲不會降低轉(zhuǎn)換器的性能。

　　電源濾波、接地和布局同樣重要。在ADC電源引腳上增加0.1μF電容可使噪聲低于上述計算值。請記住，某些電源引腳吸取的電流較多，或者比其它電源引腳更敏感。因此應(yīng)當慎用去耦電容，但要注意某些電源引腳可能需要額外的去耦電容。在電源輸出端增加一個簡單的LC濾波器也有助于降低噪聲。不過，當使用開關(guān)調(diào)節(jié)器時，級聯(lián)濾波器能將噪聲抑制到更低水平。需要記住的是，每增加一級增益就會每10倍頻程增加大約20dB。

　　最后需要注意的一點是，上述分析僅針對單個轉(zhuǎn)換器而言。如果系統(tǒng)涉及到多個轉(zhuǎn)換器或通道，噪聲分析將有所不同。例如，超聲系統(tǒng)采用許多ADC通道，這些通道以數(shù)字方式求和來提高動態(tài)范圍?；驹硎牵和ǖ罃?shù)量每增加一倍，轉(zhuǎn)換器/系統(tǒng)的噪聲基底就會降低3dB。對于上例，如果使用兩個轉(zhuǎn)換器，轉(zhuǎn)換器的噪聲基底將變?yōu)橐话耄?3dB）；如果使用四個轉(zhuǎn)換器，噪聲基底將變?yōu)?6dB。之所以如此，是因為每個轉(zhuǎn)換器可以當作不相關(guān)的噪聲源來對待。不相關(guān)噪聲源彼此之間是獨立的，因此可以進行RSS（平方和的平方根）計算。最終，隨著通道數(shù)量增加，系統(tǒng)的噪聲基底降低，系統(tǒng)將變得更敏感，對電源的設(shè)計約束條件也更嚴格。

　　本文小結(jié)

　　要想消除應(yīng)用中的所有電源噪聲是不可能的。任何系統(tǒng)都不可能完全不受電源噪聲的影響。下面是一些有用的提示，可幫助設(shè)計人員最大程度地提高PCB對電源變化的抗擾度：

• 　　對到達系統(tǒng)板的所有電源軌和總線電壓去耦。
• 　　記?。好吭黾右患壴鲆婢蜁?0倍頻程增加大約20 dB。
• 　　如果電源引線較長并為特定IC、器件和/或區(qū)域供電，則應(yīng)再次去耦。
• 　　對高頻和低頻都要去耦。
• 　　去耦電容接地前的電源入口點常常使用串聯(lián)鐵氧體磁珠。對進入系統(tǒng)板的每個電源電壓都要這樣做，無論它是來自LDO還是來自開關(guān)調(diào)節(jié)器。
• 　　對于加入的電容，應(yīng)使用緊密疊置的電源和接地層（間距≤4密爾），從而使PCB設(shè)計本身具備高頻去耦能力。
• 　　同任何良好的電路板布局一樣，電源應(yīng)遠離敏感的模擬電路，如ADC的前端級和時鐘電路等。
• 　　良好的電路分割至關(guān)重要，可以將一些元件放在PCB的背面以增強隔離。
• 　　注意接地返回路徑，特別是數(shù)字側(cè)，確保數(shù)字瞬變不會返回到電路板的模擬部分。某些情況下，分離接地層也可能有用。
• 　　將模擬和數(shù)字參考元件保持在各自的層面上。這一常規(guī)做法可增強對噪聲和耦合交互作用的隔離。
• 　　遵循IC制造商的建議；如果應(yīng)用筆記或數(shù)據(jù)手冊沒有直接說明，則應(yīng)研究評估板。這些都是非常好的起步工具。