現代雷達特別是機載雷達數字信號處理機的特點是輸入數據多，工作模式復雜，信息處理量大。因此，在一個實時信號處理系統中，雷達信號處理系統要同時進行高速數據分配、處理和大量的數據交換.而傳統的雷達信號處理系統的設計思想是基于任務，設計者針對應用背景確定算法流程，確定相應的系統結構，再將結構劃分為模塊進行電路設計。這種方法存在一定的局限性。
首先，硬件平臺的確定會使算法的升級受到制約，由此帶來運算量加大、數據存儲量增加甚至控制流程變化等問題。此外，雷達信號處理系統的任務往往不是單一的，目前很多原來由模擬電路完成的功能轉由數字器件來處理。系統在不同工作階段的處理任務不同，需要兼顧多種功能。這些問題都對通用性提出了進一步要求[2].隨著大規模集成電路技術、高速串行處理及各種先進算法的飛速發展，利用高速DSP和FPGA相結合的系統結構是解決上述問題的有效途徑。
1雷達信號處理機方案設計
1.1雷達信號處理的目的
現代機載雷達信號處理的任務繁重，主要功能是在空空方式下將AD數據錄取后進行數字脈壓處理、數據格式轉換和重排、加權降低頻譜副瓣電平，然后進行匹配濾波或相參積累（FFT或DFT）、根據重復頻率的方式進行一維或二維CFAR處理、跟蹤時測角等運算后提取出點跡目標送給數據處理機。空地方式下還要進行地圖（如RBM和SAR）等相關圖像成像處理，最后坐標轉換成顯示數據送給顯控處理機。
上述任務需要基于百萬門級可編程邏輯器件FPGA與高性能DSP芯片作為信號處理模塊，以充分滿足系統的實時性要求，同時為了縮短機載雷達系統的研制周期和減少開發經費，設計的基本指導思想是通用化的信號處理模塊，可以根據不同要求，通過軟件自由修改參數，方便用戶使用。
1.2系統模塊化設計方案
如圖1所示的功能模塊，除了信號處理所必需的脈沖壓縮模塊、為MTD模塊作準備的數據重排模塊、FIR濾波器組模塊、求模模塊、恒虛警處理模塊和顯示數據存儲模塊外，還包括雷達同步信號和內部處理同步產生模塊、自檢數據產生模塊以及不同測試點測試數據采樣存儲模塊。這些模塊更加豐富了系統的功能，使得雷達系統的研制者能夠更方便地測試和觀察信號處理各功能模塊的工作情況。
主要功能模塊的具體功能描述如下:
（1）正交采樣是信號處理的第一步，擔負著為后續處理提供高質量數據的任務，中頻接收機輸出的信號先通過A/D轉換器進行采樣，然后進行正交解調，以獲得中頻信號的基帶信號（也稱為中頻信號的復包絡）的I、Q兩路正交信號，采樣的速率和精度是需要考慮的首要問題，采樣系統引起的失真應當被限定在后續信號處理任務所要求的誤差范圍內。
（2）脈沖壓縮模塊是在發射峰值功率受限的情況下，使用匹配濾波器將接收到的寬脈沖信號變成窄脈沖且保持能量不變，以獲得更高的距離分辨力和較遠的探測距離，使得雷達作用距離和距離分辨力之間的矛盾得到較好的解決。
（3）MTD模塊通過各種濾波器，濾出雜波而取出運動目標的回波，從而大大改善了雜波背景下檢測運動目標的能力，而且提高了雷達的抗干擾能力。
（4）采用恒虛警模塊能夠隨著觀測目標的背景雜波大小而自適應調整地門限代替固定門限，以防止雜波干擾增大時虛警概率過高，從而保證當雜波功率或其他參數發生變化時，輸出端的虛警概率保持恒定。
2系統硬件實現
基于以上實現方案，雷達信號處理器的硬件結構如圖2所示，主要硬件資源為：一片Xilinx公司Virtex-4系列的XC4VSX55芯片，該系列器件整合了高達200000個邏輯單元，系統時鐘高達500MHz，并具備高密度和低功耗的特點；一片TI公司的TMS320C6416芯片，系統時鐘達600MHz~1GHz，運算速度可以達到4800MIPS，用戶可根據對處理速度的需要，選擇不同的工作主頻；12片ADI公司的數模轉換器AD9765.
該信號處理流程可分為3個階段：（1）預處理，由雷達接收機接收到的信號經過放大器，濾波后通過A/D進行采樣，包括數據格式轉換及數字脈沖壓縮；其次是信號處理階段，信號處理系統根據工作方式，完成相參積累、MTD檢測及CFAR，或者完成圖像處理，例如實波束地圖（RBM）和SAR，主要通過寫入主處理FPGA算法完成；（2）處理主要完成結果的匯總、噪聲統計以及諸如抗干擾之類的處理，這一過程主要由扮演協處理器的DSP芯片組處理，并進行轉存結果并顯示。通訊接口采用RS-232串行接口連接器的9針DB9，實際使用時只使用了其中的RXD、TXD、信號地三條線；（3）由于RS-232電氣規定與常用的TTL或CMOS電平不兼容，故在與相關電路連接時，要使用專門的電平轉換芯片[6].
3系統軟件設計
雷達信號處理機的軟件設計包括兩方面：FPGA內部功能模塊設計和DSP控制程序設計。
3.1FPGA內部功能模塊設計
FPGA（Field-ProgrammableGateArray），即現場可編程門陣列，它是在PAL、GAL、CPLD等可編程器件的基礎上進一步發展的產物。它是作為專用集成電路（ASIC）領域中的一種半定制電路而出現的，既解決了定制電路的不足，又克服了原有可編程器件門電路數有限的缺點。
FPGA內部功能模塊設計是整個系統的核心，主要功能是雷達回波數字信號的處理以及DSP接口和其他對外接口邏輯設計。雷達回波信號處理是本系統的核心，包括數字正交解調、脈沖壓縮處理、MTD、恒虛警處理等算法的硬件實現。
另外，FPGA還需要完成與計算機、DSP以及數模轉化器的通訊功能。與通用計算機采用RS-232串行通訊接口，與DSP通過EMIF連接實現FPGA與DSP之間數據交換與存儲。因此，FPGA在邏輯設計時主要包括RS232接口邏輯、與DSP接口邏輯、信號處理算法邏輯以及輸出邏輯4個部分。
3.2DSP控制程序設計
DSP（digitalsignalprocessor）是一種獨特的微處理器，是以數字信號來處理大量信息的器件。其工作原理是接收模擬信號，轉換為0或1的數字信號。再對數字信號進行修改、刪除、強化，并在其他系統芯片中把數字數據解譯回模擬數據或實際環境格式。它不僅具有可編程性，而且其實時運行速度可達每秒數以千萬條復雜指令程序，遠遠超過通用微處理器，是數字化電子世界中日益重要的電腦芯片。它的強大數據處理能力和高運行速度，是最值得稱道的兩大特色。
DSP在整個系統中起著控制、調整的作用，DSP與FPGA之間通過EMIF連接實現相互間的數據交換。系統的DSP軟件設計包括接收程序和串口程序兩部分。接收程序完成從FPGA讀取目標處理結果任務，數據接收后存儲在內部RAM中。串口程序完成處理后信號到下位數據處理系統的發送任務。程序從判斷串口的FIFO為空引起中斷開始，讀取DSP內部RAM緩沖區中數據，并按照通信協議由串口發送目標結果信息。
4主要特點
設計的信號處理系統最突出的特點是高度并行、數據吞吐量大及實時性高。以大規模FPGA及高性能DSP共同構造的信號處理系統具有以下優點：
（1）軟硬功能的重新劃分及軟硬協同。對于一個算法，用硬件實現的特點是速度快實時性強，但硬件設計較為復雜、靈活性差、精度較受限制。此系統可以在速度與精度要求上達到相對平衡。
（2）對外具有豐富的接口，既可以當作一塊獨立的板卡使用，也可以在CPCI機箱上作為標準板卡使用；同時，其具有豐富的底層軟件庫，可以提供良好的二次開發空間。
（3）設計的通用化的信號處理模塊，可以根據不同的要求，通過軟件自由修改參數，方便用戶使用。
（4）高速串行互聯技術的成熟，解決了多年來一直困擾系統發展的帶寬不足問題，用串行通道取代并行總線已成為趨勢，并且其優勢是顯而易見的。
5應用舉例
選擇機載雷達的模擬回波信號在L結構（LPRF和MPRF模式簡稱L結構）下進行處理，通過計算機仿真分析系統的可操作性以及可靠性。在L結構下，各個參數如表1所示。可以看出只是脈沖重復周期和信號形式的不同，因此只需要根據不同的信號選擇不同的脈沖壓縮系數即可。
（1）混頻：由于中頻60MHz，采樣48MHz，故混頻NCO頻率為12MHz。
（2）DDC:由于濾波器的影響，經過抽取后的數據率應大于等于信號帶寬的1.25倍，即抽取后的數據率應大于2.5MHz，選取抽取率為8，則抽取濾波器的階數為160階，抽取后數據速率為6MHz.下變頻后信號I（XS05輸出）、Q（XS06輸出）由DA送出可供觀察，如圖4所示。
（3）脈沖壓縮：LPRF有3種信號形式：7位巴克碼，13位巴克碼，線性調頻。因此需要不同的匹配濾波器系數，此處信號處理根據不同的信號形式自動切換。圖5是線性調頻信號脈壓后的仿真波形。
（4）動目標檢測及恒虛警：MTD采用8點的FFT實現，恒虛警采用兩邊距離單元平均算法，保護單元為2，平均單元為8.如圖6所示為經過FFT后8個通道取模仿真波形以及恒虛警門限仿真波形，此圖中恒虛警系數為1.
6結束語
近年來，國內外雷達技術研究進展迅猛，各種新體制雷達相繼問世，對雷達信號處理器的處理能力、存儲能力、可擴展性、軟件開發以及數據傳輸與互連能力等各個方面都提出了更高的要求。FPGA和DSP技術的采用，增強了數據處理能力，提高了系統的性能指標，促進了現代雷達信號處理技術的發展。尤其是各種新型的DSP產品，對軟件、外圍接口技術和互連技術的良好支持，使雷達信號處理平臺系統結構、拓撲結構得到優化，系統的可擴展性得到提高。隨著FPGA和DSP的開發和應用的深入，FPGA將在信息與信號處理、通信與信息系統、自動控制、雷達、軍事、航天和航空等許多領域得到更加廣泛的應用。