摘? 要: 系統級設計方法為復雜電子系統的設計提供了一種全新的流程,對DMB-T系統抗干擾性能、多徑性能和同步性能進行了系統級仿真與分析。
關鍵詞: 系統級設計? 數字電視 多徑 同步 仿真
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在有限帶寬內傳輸高清晰度數字電視對視頻、音頻壓縮編碼和信道編碼都提出了更高的要求,而且在進行地面傳輸的情況下，無線環境的各種衰減和干擾也不可避免,同時考慮到移動環境下的接收需求,在新一代的地面數字電視傳輸系統中必需引入無線通信的最新技術。數字電視廣播和現代數字通訊技術的結合,使得傳統的電視傳媒得以在通信網絡的基礎上新生。
清華大學在綜合吸收國外已有高清晰度數字電視標準優點的基礎上,完全自主地開發完成了“地面數字多媒體電視廣播傳輸協議DMB-T”，并申請了職務發明專利。在深圳舉行的第二屆中國國際高新技術成果交易會上,清華大學對此項技術進行了全面展示,得到眾多專家的肯定。
在DMB-T系統設計中采用了Cadence公司的系統級設計與仿真軟件SPW(Signal Processing Worksystem)。在大型系統設計中只有實現算法和系統級的優化,才能對系統性能有極大的提升,因為它比底層優化具有更大的優化空間。
以Cadence公司的軟件工具為例，相應的系統級設計流程如圖1所示。
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傳統的電子設計流程通常從硬件描述語言VHDL或Verilog開始，直接進行與硬件相關的優化，而真正高層算法的優化十分有限。這種設計思想在系統規模較小,相應算法也較成熟時比較適用,而現在電子設計的規模越來越大,復雜度越來越高,很大的工作量都會集中在前期的高層算法開發上,以前的流程將不再滿足需要。
系統級設計方法是指設計時首先利用專門的系統級設計工具(如SPW)來進行算法開發,與傳統設計方法不同的是系統級設計工具可以使用戶從繁瑣的硬件實現中解脫出來,集中精力于相應的算法開發,通過仿真來驗證系統算法的可行性并得到性能指標。算法確定之后,設計者再通過硬件設計系統(Hardware Design System)和軟硬件協同仿真接口(Co-Sim)把系統級設計的結果轉換為硬件描述語言(VHDL或Verilog),再用FPGA或ASIC實現。
1 理想系統仿真
數字電視傳輸系統涉及調制、編碼、發送和接收、解碼、解調諸多子系統,但信道的建模對系統性能具有重要意義。DMB-T中采用的核心技術是OFDM正交頻分復用,在信道估計和同步算法上比歐洲的DVB-T有很大改進。在設計方法學上,可先考慮建立信道噪聲和干擾不存在的理想傳輸信道,著重調制、解調、編碼與解碼系統的設計,先建立一個理想的系統模型。
對調制方式、糾錯外碼、時域和頻域的交織編碼、糾錯內碼的描述如圖2所示。在調制和編碼過程中提供了若干種可選的模式,如外碼選用高數據率的RS(208，200)或高保護率的RS(208，188)等。這主要是為了對不同的數據提供不同的優先級和保護級別,達到分層傳輸的目的。
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????理想系統仿真主要是為了驗證系統信號傳輸流程的正確性。本設計是一個數字電視的設計,所以最直觀的方法就是對傳輸系統輸入一個MPEG2的碼流,在系統輸出端觀察接收到的碼流并用MPEG2播放器播放,這樣可以看到理想系統中整個數據通道的設計是完全正確的。用SPW可以方便地調整參數及替換相關的模塊,以便系統的總體性能最佳。相應的接收過程是解碼、解交織、解調制的過程,選用何種模式及選用什么參數只需在設計中簡單地修改即可,不斷調整參數和模塊可實現系統總體性能的最優化。
可以看出,DMB-T具有很強的前向糾錯能力。從理論上來說,采用OFDM調制在接收機中的FFT可以平滑掉短持續時間的各種脈沖,所以應該對時間域的脈沖干擾更為健壯;而高保護率的RS(208，188)碼和(104，2)、(52，4)模式的交織編碼也使DMB-T具有很強的抗脈沖干擾能力。
DMB-T采用OFDM正交多載波調制,使用大量子載波來進行數據傳輸,單頻干擾會損害少量子載波,而丟失的數據很容易就可以通過糾錯編碼來糾正。所以DMB-T也具有很強的抗單頻干擾能力。
用通用的比較標準來看,在AWGN信道下DMB-T對SDTV的載噪比容限(Eb/No)為7.8dB，而對HDTV的載噪比容限為10.8dB。這里利用了分層傳輸的思想,有兩個不同的結果,但即使是對于HDTV來說DMB-T也具有較為突出的抗噪性能。
2 高斯白噪聲AWGN和多徑性能研究
在建立理想系統以后需要添加多徑信道模型和相應的信道估計及處理模塊,因多徑建模和信道估計算法相對較為復雜,故仿真較耗時。除了參數仿真,還做了MPEG2碼流的仿真。用SPW得到的仿真界面如圖3所示。
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可用鼠標調節圖中的按鈕和滾動條,從而達到交互式調整系統參數的目的。圖右上角對應美國和歐洲定義的無線信道多徑模型,設計中點擊相應按鈕加入對應的多徑模型,就可以得到相應的仿真結果。對于指定的多徑模型,可調整信噪比觀察不同的仿真結果。用戶仿真時可選圖3右上角的“adjustable multipath”按鈕任意設定多徑模型并設定圖3右半部分的多徑參數和完成相應仿真。圖3對應美國標準mpath_b信道模型,而左下部分是本系統根據接收信號作出的信道估計結果。可以看出這兩者是非常匹配的。
DMB-T系統中是在時域插入序列,利用信道的沖擊響應來進行信道估計,對數據傳輸率的影響為7%。高斯噪聲和時變信道對本信道估計算法的影響并不大,而且由于在開發設計過程中對算法進行了較多的優化與改進,所以本系統在抗多徑干擾方面具有突出的性能,對移動接收環境尤其適用。對系統參數的仿真結果如圖4所示。
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3 系統同步性能仿真
為了評估系統的同步性能,設計了專門的同步電路,包括transmitter、Code acquisition、STR、AFC、FFT和Channel Estimation等部分,完整地實現了系統同步功能。仿真的交互式界面如圖5所示。
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圖5中的Time(ms)域示出的是實際系統運行的時間(與仿真時間不同),下面各域表示頻率偏移、時間偏移以及設計系統同步電路估計出來的頻偏和時偏,在捕獲同步序列后“Code Acquisition Lock″域由紅變綠,右半部分的域表示了信道估計之前和之后對應的星座圖。從仿真可以得到整個碼同步捕獲時間僅僅需要5ms， 這比同類系統的同步時間大大縮短,且時偏和頻偏的糾正都達到了設計要求。
在DMB-T中同時利用了時域和頻域的信息進行采樣時鐘同步,利用擴頻偽隨機PN序列進行載波同步,信號的捕獲時間縮短為5ms,并在20ms以內就能夠完成時域和頻域糾正,系統實現同步。
4 設計實現的流程
以往的設計流程中沒有系統級仿真這一步,通常是在硬件完成以后才能進行修改和優化,而在系統級這個層次上進行的算法優化和參數調整不僅成本低,而且效率也很高。通過不斷調整系統參數和改進相關算法得到最優性能和理論上的最優參數。從前面可以看出,采用SPW軟件進行系統級設計與仿真可以讓設計者把主要的精力放在系統的算法實現及優化上,而不必過多地考慮具體硬件實現。
當這些系統級仿真都全部完成以后,如圖1的流程圖所示,采用Cadence公司的硬件設計系統HDS、Verilog仿真軟件Verilog-XL和NC-Verilog、SPW和Verilog協同仿真軟件等把SPW中的系統級設計轉換為RTL級的Verilog硬件描述語言,用FPGA實現、PCB布板進行驗證。對FPGA實現的原型樣機進行實地測試以后,可以把完整的設計做成專用集成電路(ASIC)。
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參考文獻
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