示波器是一種電信號的時域測量和分析儀器，它顯示隨時間變化的信號幅度波形，其直觀的顯示效果有助于對被測對象的深入理解，是一種綜合的信號特性測試儀。手持式數字存儲示波表是數字存儲示波器的一個重要分支，是在滿足現場應用與便攜式的要求下出現的[1-2]。它是將臺式數字存儲示波器設計成掌上型、內置電池供電的形式，不但完全繼承傳統數字存儲示波器的所有測量功能和技術性能，而且具備體積小、性價比高等特點而備受市場歡迎，但受其尺寸與低功耗的限制，設計存在一定難點。
    目前，國內外示波表的設計大多采用嵌入式技術，其設計核心為數據采集、處理與傳送[3]。本文介紹以嵌入式芯片LPC2138與FPGA相結合的方式進行數據采集模塊的設計，實現雙通道工作，具有50 MHz實時帶寬，采樣率為100 MS/s，等效采樣率為5 GS/s的手持式數字存儲示波表的功能。實驗證明該采集系統是有效的。
1 系統總體設計
    系統總體設計框圖如圖1所示。嵌入式控制器LPC2138通過FPGA控制衰減模塊，實現對輸入的兩個模擬通道的信號進行10倍、100倍步進衰減，根據用戶鍵盤輸入的觸發方式，FPGA控制觸發模塊實現CH1、CH2、外觸發等三種觸發模式。LPC2138控制FPGA實現在用戶設置的垂直分辨率下，對輸入模擬信號進行放大并滿足A/D轉換器對輸入信號的要求。通過FPGA產生采樣時鐘，將A/D轉換器輸出的數據存入FPGA內部高速數據存儲器中，并根據用戶設置的時基與垂直分辨率對該數據進行運算，將運算結果送LCD進行顯示。

2 硬件設計
2.1 衰減模塊
    為了實現對高電壓的測量，采用繼電器設計衰減模塊，如圖2所示。模擬信號經過示波器探頭輸入后，經過光電耦合器件實現交流和直流耦合選擇。雙刀繼電器將輸入信號通過電阻分壓實現10倍和100倍衰減以匹配示波器探頭衰減。

2.2 信號調理模塊
    圖3中經過衰減后的信號經過AD8034構成的跟隨電路達到阻抗變換的功能，根據示波器時基1、2、5步進的規范，采用可變增益放大器AD8330來完成。ADI公司的AD8330性能指標為：130 MHz的－3 dB帶寬；增益范圍在0~317連續變化;差分輸入差分輸出;單電源＋5 V供電；低噪音、低失真；增益的大小受VDBS端模擬電壓控制。利用LPC2138控制D/A轉換器輸出模擬電壓控制AD8330的增益。由于AD8330輸出電壓的共模電壓是＋2.5 V,與采用的模數轉換器的共模電壓要求不一致,因此采用AD8132實現共模電壓為+1 V， 差分電壓輸出為-0.5 V~+0.5 V以滿足A/D轉換器對輸入信號的要求。在信號調理部分利用信號疊加原理實現信號偏移調節使顯示波形在液晶上上下調節。

2.3 數據采集與存儲模塊
    A/D轉換器選擇ADI公司的AD9288，其具有兩個8位模擬/數字變換通道；100 MS/s采樣率/每通道；90 mW/每通道(100 MS/s時)；片內提供參考電壓和采樣、保持電路；475 MHz模擬帶寬；模擬信號輸入范圍為1 Vpp/每通道。FPGA為AD9288提供100 MHz采樣時鐘，采集數據送FPGA內部存儲模塊中。由于采用的液晶橫向利用250個點用于顯示波形，為此，數據存儲模塊利用循環存儲512點的方式完成采集與存儲即采集兩屏數據。
    數據存儲模塊完成將A/D轉換器輸出的數據按要求進行存儲，其主要依賴于FPGA內部邏輯單元完成峰值采樣并進行存儲，峰值采樣存儲模塊原理如圖4所示。圖中主要包含一個二選一的八位選擇器2×8 mux、2個74273 D觸發器、FPGA內部存儲器LPM_RAM_DP、8位比較器LPM_COMPARE。

    標號為1的觸發器74273b以與采樣時鐘同頻率的100 MHz鎖存時鐘/CLK_RTN將高速A/D轉換器輸出的高速數據CHA_D[7..0]鎖存。8位比較器LPM_COMPARE完成對data a與data b數據的比較，當b組數據大于a組數據時輸出agb為1。LPM_RAM_DP為FPGA內部的RAM存儲器，其數據存儲地址由計數器記錄采樣時鐘而產生,存儲脈沖TRANS_LATCH的頻率決定了峰值采樣的深度，決定了經過比較多少個點后存儲峰值，存儲脈沖的頻率要低于采樣頻率，而且存儲脈沖低得越多，相同時間內比較的數據越多且存儲數據就相對越少，其頻率由設置的時基決定，一般不小于20 MHz的頻率,即至少每采集5個點存儲一個有效的最大值。8位選擇器2×8 mux的SEL控制端由TRANS_LOAD信號和agb經過或門電路產生。TRANS_LOAD為與存儲頻率相同的信號，占空比為0.2，該信號完成將采集的第一個數據送入寄存器作為默認的當時最大值。之后，SEL信號由agb完成控制，它的作用是把每一次的比較得到的最大值鎖存于標號為2的74273b中，該74273b的作用是把上一次比較的最大值提供給比較器LPM_COMPARE作為本次比較的一個比較值,它的鎖存時鐘CLK_100M_H的頻率與采樣頻率一致,也為100 MHz,只是相位相差180°，目的是將本次采集的數據經過比較后進行鎖存。
    數據存儲模塊不僅對最大值進行存儲，并且同時對最小值進行判斷與存儲，其原理僅在于比較器的設置略有區別，只是將比較后的最小值進行存儲。
3 數據采集軟件設計
    為了滿足用戶對高頻信號采集的要求，系統具有等效采樣與實時采樣兩種采樣方式，數據采集軟件流程如圖5所示。ARM控制FPGA產生100 MHz采樣時鐘，將采集數據以峰值形式存儲于FPGA內部高速RAM中，當時基大于500 ns時，系統處于實時采樣過程，小于等于500 ns時，系統進入等效采樣過程。

    實時采樣階段，在滿足Nyquist采樣定理的前提下由A/D轉換器實時采集數據，A/D采樣率根據用戶所設定的時基來選擇。示波表在液晶上沿著水平軸顯示512個采樣點，這些采樣點以每格50個或者25個采樣點的形式進行顯示，本設計中采用了每格顯示250個點的形式，信號以峰值采樣循環存儲512個點,實際上是采集到了2屏信號，在應用中把其中的250個點來按照用戶的需要來顯示。
    在觀測具有重復性的高頻信號時，系統可以從若干連續的信號周期中采集多組采樣點來構建波形即等效采樣。每一組采樣點都由一個觸發事件來啟動采集，一個觸發事件到來以后,就采集信號波形的一部分,并將其存儲于FPGA內部高速ARM中。經過多次觸發事件以后，存儲器內循環存儲了512個采樣點,根據采樣點與觸發事件的時間關系就可以在屏幕上重建一個完整的波形。
    通過對手持式示波表數據采集部分的設計，樣機實現了雙通道實時帶寬為50 MHz的數據采集；上升時間為17.5 ns；實時采樣率100 MS/s ，等效采樣率為5 GS/s；水平靈敏度為20 ns/div~5 s/div，按1-2-5步進；水平精度為±(0.01％＋1個像素)；垂直靈敏度為5 mV/div~20V/div，按1-2-5步進；垂直精度為±(5％＋1個像素)；垂直分辨率為峰-峰值8 bit；最大輸入電壓為峰-峰值200 V(BNC)；輸入阻抗為1 MΩ。該技術已成功用于五行科技發展有限公司生產的WX4452手持式數字存儲示波器之中，取得了很好的效果。
參考文獻
[1] 孫圣和.現代時域測量[M].哈爾濱:哈爾濱工業大學出版社,1989:20-25.
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[3] 張興會,趙杰.智能數據采集系統的研究[J].儀器儀表學報,2001,22(4):101-102.
[4] 韓西寧,許暉,焦留芳.基于FPGA的同步數據采集處理系統的設計與實現[J].電子技術應用,2009,35(1):89-91.
[5] 周立功.ARM與嵌入式系統基礎教程[M].北京:北京航空航天大學出版社，2005:123-248.