摘要：為解決現(xiàn)代電子戰(zhàn)對接收機處理帶寬寬、靈敏度高及實時性處理的要求，提出一種數(shù)字信道化接收機的設計方法。在推導高效信道化接收機模型的基礎上，采用多相濾波器結構實現(xiàn)的數(shù)字信道化接收機。該接收機利用超高速A／D對數(shù)據(jù)進行高速采樣，然后由高性能FPGA進行數(shù)據(jù)抽取、多相濾波、CORDIC算法等信道化實時處理。為了提高實時性，采用并行IFFT實現(xiàn)。該信道化接收機不僅能穩(wěn)定輸出載頻及相位信息，還能處理三路同時到達的不同信號。實際的性能測試結果表明該接收機的功能正確并達到預定指標。
關鍵詞：接收機；數(shù)字信道化；多相濾波；現(xiàn)場可編程門陣列

    現(xiàn)代電磁信號環(huán)境越來越復雜密集，要求電子戰(zhàn)接收機必須具有很寬的處理帶寬、高靈敏度、大動態(tài)范圍、多信號并行處理和大量信息實時處理的能力。而數(shù)字信道化接收機不僅可以較好地滿足上述要求，還可實現(xiàn)監(jiān)視信道內(nèi)信號的全概率截獲。
    數(shù)字信道化過程是寬帶數(shù)字接收機的核心，目前廣泛采用基于多相濾波的數(shù)字信道化結構。這種結構先用高速的模數(shù)轉(zhuǎn)換器(A／D)進行數(shù)據(jù)采樣，得到的高速數(shù)據(jù)流經(jīng)抽取降低數(shù)據(jù)速率后進入多相濾波器組，該濾波器組是由一個原型濾波器調(diào)制到多個支路。現(xiàn)場可編程門陣列(FPGA)中豐富的乘法器、鎖存器及數(shù)字信號處理算法IP核等資源，可以非常靈活地實現(xiàn)寬帶數(shù)字信道化接收處理算法。本文采用基于多相濾波器的結構實現(xiàn)了一種高效高速的寬帶數(shù)字信道化接收機，并在Altera公司的EP3SE110F1152C4上綜合實現(xiàn)，輸出載頻、相位信息。

1 信道化接收機的基礎理論
1．1 信道劃分
    為建立實信號多信道接收機的數(shù)學模型，首先，對實信號的數(shù)字譜作如下信道劃分：
   
    式(1)中，ωk為第k信道的歸一化中心角頻率；K為劃分信道數(shù)。圖1給出對應k=8時，實信道的頻譜分配情況。需要指出的是由于實信號的頻譜是對稱的，所以只有4個獨立的信道。

    采用上述方法進行信道劃分有些頻點無法識別，為確保整個覆蓋帶寬內(nèi)無盲區(qū)，信道的劃分選擇相鄰信道50％交疊，即擴大每個信道的處理帶寬，如圖2所示。

1. 2 多相濾波器組結構
    本文采用高速高效數(shù)字信道化結構完成信道化接收，其數(shù)學模型如圖3所示。
    圖3中K為系統(tǒng)劃分的信道數(shù)，M為每個信道的抽取倍數(shù)且K=FM。H(n)為原型低通濾波器的單位沖擊響應，K個帶通濾波器都是通過該原型濾波器調(diào)制生成的，即均勻濾波器組的多相濾波分量。
    第k個信道輸出為：
   
    即為圖3的結構，該結構的信道化過程是在1／M的信號輸入速率下進行的，可以降低整個過程的運算量，使系統(tǒng)的復雜度和數(shù)據(jù)速率大大降低，實時處理能力得到提高。
    要實現(xiàn)480～960 MHz的16信道劃分，所以選取K=16。選擇無盲區(qū)相鄰信道50％交疊的信道化分形式，F(xiàn)應該為2。根據(jù)上述原理M=8，信號需進行8倍抽取。

2 基于FPGA的信道化接收機實現(xiàn)
2．1 主要芯片介紹
    ADC10D1000是NS最新推出的一款超高速低功耗10位模擬／數(shù)字轉(zhuǎn)換器，單通道最高采樣頻率可達到2．0 GHz，全功率帶寬為2．8 GHz。該芯片采用單電源1．9 V供電，總功耗只有2．8 W，比同級的A／D低33％，被NS列為Power Wise系列的高能源效率產(chǎn)品之一。該芯片采用292個球體的BGA封裝，令產(chǎn)品更小巧輕盈，而且散熱能力更強，即使沒有散熱器，系統(tǒng)也可在攝氏-40°～85°的工業(yè)級溫度范圍內(nèi)工作。該芯片的無雜散信號動態(tài)范圍(SFDR)可高達66 dBc，達到業(yè)界最高水平，而且有效位數(shù)(ENOB)高達9．1位，為提高寬帶數(shù)字接收機的動態(tài)范圍提供了有力的條件。
    ADC10D1000與8位高速A／D相比，在許多性能上有了提高，但輸入的最大模擬電壓的峰峰值為860 mV，相較于8位高速A／D較低，使得輸入信號的功率應在3 dB以下，建議使用時功率在2 dB以下。
    選用的StratixIII系列EP3SE110F1152C4型號的FPGA。該系列的FPGA是世界上結合了最佳性能、最大密度和最低功耗的65-nm器件。具有最低的靜態(tài)和動態(tài)功耗，比上一代器件快了25％。Stratix III FPGA系列有33．8萬的邏輯單元(LE)和27萬的寄存器、擁有17．2Mb的600MHz內(nèi)存和896個18x18的乘法器。Stratix III FPCA支持40多個I／O接口標準，支持高速內(nèi)核以及高速I／O，已實現(xiàn)400 MHz DDR3，并且具有業(yè)界最佳的信號完整性。
2．2 系統(tǒng)硬件設計
    系統(tǒng)的硬件設計框圖如圖4所示。

    A／D轉(zhuǎn)換是進行數(shù)字化處理的前提，其性能直接影響接收機的整體性能。其性能指標主要有采樣速率和分辨率。射頻前端輸出信號的中心頻率為720 MHz，帶寬為480 MHz，根據(jù)帶通采樣定理，所需A／D器件的采樣速率應為960 MHz。要想得到大動態(tài)范圍的接收機，所需A／D器件的分辨率應越小越好，即輸出數(shù)據(jù)位數(shù)越多越好。綜合以上兩點選用了ADC10D1000。
    為了給ADC10D1000提供更穩(wěn)定相噪更好的時鐘信號，該時鐘信號由外部晶振和鎖相環(huán)(LMX2312和VCO190-964)產(chǎn)生。VCO190-964的頻率范圍為951-977 MHz，單端輸出。由FPGA控制LMX2312的工作方式及工作頻率，設計選用200 kHz為相位監(jiān)測比較頻率，LMX2312通過比較自身時鐘信號與VCO反饋信號產(chǎn)生控制電壓，鎖定VCO的輸出頻率為960 MHz。
    ADC10D1000輸入的時鐘信號要求為差分形式，因此要通過變壓器ADTL2-18對VCO輸出信號進行轉(zhuǎn)換，且變壓器輸出端應接100 Ω差分阻抗匹配A／D的輸入阻抗。A／D的輸出為LVDS信號，所以在與FPGA連接時要注意100 Ω匹配電阻要靠近FPGA管腳。為保證ADC10D1000的輸出不減
少數(shù)據(jù)吞吐率，設計采用內(nèi)部1：2Demux增加數(shù)據(jù)寬度的方法，即同時并行輸出2組10位采樣數(shù)據(jù)，及DDR模式在時鐘上升沿和下降沿均輸出數(shù)據(jù)的方法降低了時鐘速率，使輸出時鐘頻率降為時鐘信號960 MHz的1／4，即240 MHz。
    為了在調(diào)試時，可以很方便地修改FPGA內(nèi)部判定信號的幅度閾值，不用等待FPGA長時間的編譯過程，在設計中加入DSP。DSP還可以校正相位差編碼，確立相位差的零點。
2．3 FPGA應用
    軟件模塊主要包括數(shù)字信道化過程和后續(xù)數(shù)據(jù)輸出整理兩部分。數(shù)字信道化部分主要由上述數(shù)學模型構建，包括：數(shù)據(jù)抽取、符號轉(zhuǎn)換、多相濾波和IFFT。后續(xù)數(shù)據(jù)處理主要根據(jù)信道化結果得到頻率和相位信息及對同時到達三路信號的判斷。FPGA內(nèi)部處理模塊框圖如圖5所示。

2．3．1 數(shù)據(jù)抽取變換
    A／D輸出的240 MHz高速采樣差分信號進入FPGA。根據(jù)上述模型，若信道數(shù)K=16，則抽取倍數(shù)M=8，F(xiàn)PGA通過LVDS接口的串并轉(zhuǎn)換實現(xiàn)8倍抽取。設計采用QuartusⅡ的LNDS模塊完成信號的串并轉(zhuǎn)換，降低信號及時鐘速率。設計中將模塊設置成INDS receiver形式，選擇8倍轉(zhuǎn)換因子，可得輸出信號16組以及和A／D的隨路時鐘同步的60 MHz時鐘。用該時鐘作為全局時鐘驅(qū)動后續(xù)所有處理模塊。由于A／D采樣輸出信號為偏移二進制類型，需經(jīng)符號變換模塊后變?yōu)槎M制補碼類型。
2．3．2 多相濾波器的設計與仿真
    多相濾波器組采用具有穩(wěn)定系統(tǒng)、可以實現(xiàn)線性相位的FIR型數(shù)字濾波器。FIR原型濾波器的設計主要考慮采樣頻率fs、通帶波紋rp、阻帶衰減rs以及過渡帶寬。例如采用fs=960 MHz，rp=0．1 dB，rs=63 dB，過渡帶起始頻率15 MHz，截止頻率30 MHz，得到原型濾波器幅頻特性曲線如圖6所示。該低通原型濾波器的階數(shù)為192階，將原型濾波器分為32相，每相濾波器為6階。由于采用50％交疊的結構需間隔插零，每相濾波器階數(shù)增至12階。設計使用程序編寫乘法累加運算實現(xiàn)FIR濾波。FIR原型濾波器的系數(shù)通過MATLAB生成導出，量化后寫入FPGA的濾波器程序中。

2．3．3 IFFT運算
    IFFT運算采用按時間抽選的基-2算法。為了加快信號處理的速度，IFFT模塊采用多級流水線設計，并且運算模塊利用Quartus的宏產(chǎn)生。例如IFFT運算的核心蝶形運算可由Altmult_complex宏和lpm_add_sub宏實現(xiàn)。每次復數(shù)乘法會占用4個18x18 DSP乘法器資源，所以單路信道化的IFFT共需占用136個乘法器資源。
2．3．4 信道輸出
    因為輸入的是實信號，經(jīng)IFFT得到16個信道的子帶信號。對每個信道采用旋轉(zhuǎn)數(shù)字計算機算法(CORDIC)計算每個信道信號的幅度及瞬時相位。根據(jù)CORDIC輸出的信號幅度判斷信號是否存在以及信號的起始點和結束點，給出對應的包絡脈沖。同時利用CORDIC輸出相位根據(jù)瞬時相位差法計算頻率。為了提升測頻的準確度，用脈沖上升沿平穩(wěn)后的連續(xù)4個無模糊的相位差平均值測頻，輸出載頻編碼。用兩通道信號的CORDIC輸出相位測算兩通道信號的相位差，輸出相位差編碼。
    為了節(jié)省對外接口資源，最多只輸出三路信號即同時處理三路不同信號，當某路信道上出現(xiàn)包絡脈沖時才將該信道的頻率碼和相位差碼輸出，否則不輸出。16個信道都要進行判斷，確定是否輸出。具體流程如圖7所示，當判斷不成立或者語句執(zhí)行結束時，結束程序。

3 系統(tǒng)硬件仿真與結果分析
    本設計在EP3SE110F1152C4上完成了兩通道的信道化過程、信號包絡脈沖輸出及對載頻、相位差信息的編碼輸出。在硬件驗證仿真時，用到了內(nèi)嵌式邏輯分析儀——SignalTapⅡLogic Analyzer。它是一種調(diào)試工具，能捕獲和顯示FPGA中的實時信號特性，通過JTAG接口下載FPGA配置數(shù)據(jù)和上載捕獲的信號數(shù)據(jù)，并在計算機中觀察FPGA內(nèi)部節(jié)點信號，使用戶可以在整個設計工作過程中以系統(tǒng)級的速度觀察硬件和軟件的交互作用。FPGA芯片各項資源消耗情況如表1所示，共占用82％的資源，其中包括SignalTapⅡLogicAnalyzer所占用的資源。

    A／D的采樣精度直接影響后面的精度，因此首先對A／D進行性能測試。信噪比RSN定義為信號峰值點的功率與去掉零頻以及前五階諧波分量后的所有噪聲的功率比值。信號噪聲失真比SINAD定義為信號峰值點的功率與去掉零頻后的所有諧波及噪聲的功率比值，其值較信噪比小。無雜散動態(tài)范圍SFDR定義為單信號輸入時信號與最大的諧波或雜散的功率比值。
    實驗一：輸入信號頻率為由信號源Agilent 83752A產(chǎn)生的正弦波，頻率為720 MHz，幅度為-1 dBFS，采樣頻率為960MHz，從FPGA中導出采樣數(shù)據(jù)作8 k點的FFT，得信號頻譜如圖8所示。

    經(jīng)計算得，信噪比RSN為47．5 dB，信號噪聲失真比SINAD為46．3 dB，有效位數(shù)ENOB為7．4 bits，無雜散動態(tài)范圍SFDR為59 dBc。
    實驗二：用Agilent的E4438C矢量信號發(fā)生器作為中頻輸入，輸入載頻為725 MHz，PRI=10μs，PW=2μs的脈沖信號測試結果如圖9所示。圖9中第一行表示輸入信號經(jīng)過LVDS降速后的輸出波形，中間15行表示15個信道包絡脈沖輸出，倒數(shù)第二行表示有包絡脈沖輸出的那一路輸出載頻碼，最后一行表示有包絡脈沖輸出的那一路輸出的相位差碼。

    由以上的分析可知，載頻為725 MHz信號應該出現(xiàn)在705～735 MHz的第9信道上，輸出載頻碼為725-480=245，DSP寫入校正編碼使輸出的相位差碼為0。由圖9可看出，只有第9信道有包絡脈沖輸出，輸出載頻碼為245，輸出的相位差碼為0，這與理論結果一致。
    實驗三：用Agilent的E4438C矢量信號發(fā)生器作為中頻輸入，輸入載頻為725 MHz，PRI=10μs，PW=2μs的脈沖信號。用示波器同時采集輸入中頻脈沖信號和輸出的信號包絡脈沖，可得信號載頻碼和相位差碼輸出延遲時間，即整個系統(tǒng)延遲時間測試結果如圖10所示。上邊的一條線為輸入的中頻脈沖信號，下邊的一條線為輸出的信號包絡脈沖，由圖10可以看出系統(tǒng)延遲時間小于1．3μs，保證了系統(tǒng)的實時處理。

    實驗四：用一臺Agilent的E4438C矢量信號發(fā)生器和兩臺Agilent的83752A作為中頻輸入，分別輸入載頻510MHz，PRI=100μs，PW=10μs；載頻為720MHz，PRI=90μs，PW=8μs；載頻為930 MHz，PRI=80μs，PW=20μs的三路脈沖信號。用示波器采集三路信號包絡脈沖輸出接口信號，可得系統(tǒng)對多信號處理結果如圖11所示。最上邊的線為第一路包絡脈沖輸出接口，中間的線為第二路包絡脈沖輸出接口，下邊的線為第三路包絡脈沖輸出接口。當信號在時域交疊時，由不同的輸出接口輸出包絡脈沖；否則在第一路輸出接口輸出。由圖11可以看出系統(tǒng)完成了對同時到達多信號的處理。

4 結論
    本文結合工程實際，完成了960MHz的16通道數(shù)字信道化接收機的FPGA實現(xiàn)。采用多相濾波器的高速高效數(shù)字信道化結構實現(xiàn)的數(shù)字信道化接收機，既能保證寬瞬時帶寬要求，又能達到實時處理的目的；與傳統(tǒng)的數(shù)字信道化結構節(jié)省硬件資源，提高系統(tǒng)的整體工作性能。FPGA仿真結果表明該模型在FPGA上實現(xiàn)的可行性以及實用性，并且實現(xiàn)了預期的指標要求。