??? 摘 要： 采用一種新的總線橋" title="總線橋">總線橋網絡連接方法，實現了由一個總線橋將兩個CPU以及多個數字設備連接在一起的功能。重點研究了總線橋的整體結構設計及內部邏輯功能，并對其進行了詳細分析及仿真驗證。結果表明總線橋能夠正確完成雙CPU與公共設備之間的通信，提高了系統電路的工作速度和性能，很好地解決了多CPU與公共電路模塊" title="電路模塊">電路模塊之間的通信問題。
??? 關鍵詞： 總線橋；SoC；雙CPU
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??? 隨著集成電路設計和制造技術的發展，在比較復雜的移動終端或控制終端設計中，往往使用模數" title="模數">模數混合信號" title="混合信號">混合信號SoC設計方法完成芯片設計[1-3]。使用模數混合信號SoC設計專用集成電路不僅可以提高系統電路工作速度，還可以增加系統的抗干擾能力，并保證系統工作安全[2][4]。
在模數混合信號SoC設計中，電路各不同部分的連接是關鍵問題。對僅含有一個CPU的SoC，可以使用總線方式完成各電路部分的連接，但對于含有2個或2個以上CPU的電路，使用總線方式連接就會降低電路工作速度和性能，因此，必須采用特殊的連接方法[5][6]。對于多CPU的SoC來說，其內部各CPU系統之間以及CPU與公共電路模塊之間的通信連接形成了一種片內網絡，屬于片上網絡系統（NoC）。
針對具有兩個CPU系統的模數混合信號SoC設計要求" title="設計要求">設計要求，本文提出一種新的總線橋網絡連接方法，通過總線橋，可以把兩個CPU以及多個數字設備連接在一起。
1 雙CPU混合電路的系統結構
在嵌入式微處理器中，目前一般使用總線橋實現多個電路模塊與CPU相連接[ARM、IBM]，這種總線的特點是能實現可變數據寬度，同時可以滿足快速數據連接。但對于多CPU的SoC系統來說，這種總線無法實現CPU所要求的運行模式要求。在多CPU系統中，要求CPU之間實現無縫連接，同時對于公共電路也能實現無縫連接，即要求任何一個CPU都能把公共電路和其他的CPU作為其子系統的一部分，實現快速數據傳輸。圖1是一個雙CPU系統的數據流圖結構。
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在圖1的數據流圖中，CPU之間、CPU與公共電路之間的數據傳輸都經過總線橋實現，因此，總線橋實際上就是一個系統總線仲裁器。仲裁器與CPU通過簡單的信號協議完成快速數據傳輸連接。
雙CPU的模數混合信號SoC的基本結構如圖2所示，系統中的數據字長為8bit。在這個系統中，具有CPU1和CPU2 兩個完全獨立的8位CPU系統。要求所設計的SoC提供一個ADC電路和一個DAC電路，這兩個電路可以被任何一個CPU所控制。同時，系統還要提供一個公共的32KB RAM，可以被兩個CPU中的任何一個所訪問。注意，這個系統中把ADC和DAC所連接的模擬電路設計在SoC之外。
與圖1相對照，圖2中的ADC和DAC以及RAM就是圖1中的公共電路。
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在圖2所示的SoC結構中，兩個CPU均為一個獨立CPU系統，能夠完全獨立工作。在任何一個CPU系統中，CPU稱為本地CPU，每個CPU系統均包含有相應的總線、邏輯電路、存儲器和I/O接口等，所有這些電路僅供本地CPU使用。
2 總線橋結構設計
根據圖2的結構可知，所需要的SoC中需要實現8bit的數據傳輸。在設計中考慮如下要求：
(1)任何一個CPU系統均為一個獨立工作的8bit系統。
(2)任何一個CPU系統均可隨時使用RAM、ADC和DAC電路，對于RAM的等待時間不大于2us，對于ADC和DAC電路的等待時間不大于120us。
(3)RAM、ADC和DAC電路全部在CPU系統控制下工作，不主動向兩個CPU系統發送信號或數據。
(4)ADC的模擬輸入信號帶寬小于2kHz，轉換速度為100μs。
(5)DAC輸出數據速度低于4000點/s，轉換速度為1μs。
根據以上設計要求可知，必須使用一個總線橋把兩個CPU系統和RAM、ADC及DAC電路連接起來。
為了滿足設計要求，總線橋必須為每一個電路提供一個單獨的通道，每個通道需要設置一個開關來控制CPU系統的連接。
總線橋的具體設計要求如下：
(1)具有電路使用判別功能，即能夠判別哪一個CPU系統提出的電路使用要求。
(2)為了滿足速度要求，應向每個CPU都提供相應的電路部件工作狀態信息，以保證CPU系統能正確、快速地完成數據傳輸。
(3)總線橋對電路通道的選擇使用硬件邏輯電路來完成。
(4)如果兩個CPU系統需要寫入或獨處數據中相互碰撞，則應當有一個CPU具有優先權。
(5)如果兩個CPU系統使用不同的電路，則應當能夠同時使用。例如CPU1向RAM寫入或讀出數據，CPU2從ADC讀取數據，這時必須能夠同時工作。
(6)對于CPU系統來說，對RAM、ADC和DAC電路的讀寫操作類似于I/O口操作。
(7)暫不考慮CPU之間的數據傳輸。
3 總線橋設計與實現
根據以上討論，本文設計了一個完整的8bit雙CPU系統的總線橋系統。
3.1 總線橋控制原理
總線橋的功能是對各通道進行連接控制，并向CPU提供相應的設備狀態信號。本文設計的總線橋控制器的功能是對各通道進行開關控制，在控制器的控制下建立CPU與RAM、ADC和DAC之間的直接連接。
為了保證多CPU系統能夠正常工作，并盡可能保證對其他功能電路的并行操作，總線橋的功能應用是把CPU1、CPU2和RAM、ADC及DAC連接在一起，提供一個主動電路之間、主動電路與非主動電路之間的連接通道，每一個部件具有一個獨立的連接通道。
由此可知，控制器需要能夠接收CPU提供的設備使用信息和設備狀態信息，具體要求如下：
每個CPU都需要為總線橋提供設備選擇信號，為此每個CPU設計兩根信號線：cd11cd12代表CPU1發送給控制器的設備選擇信號線，通過這兩個信號，控制器將CPU1發送來的數據傳送到相應的公共設備中；cd21cd22代表CPU2發送給控制器的設備選擇信號線，通過這兩個信號，控制器將CPU2發送來的數據傳送到相應的公共設備中。除此之外，總線橋還需為每個CPU提供設備空閑狀態情況，為此需要一根設備空閑狀態信號線ack1ack2，表示控制器返回給CPU1CPU2的設備空閑狀態信號，由ack1ack2的高低電平決定是否讓CPU1CPU2訪問設備。通過cdack這兩個控制信號，可以很好地起到通道選擇的作用。
3.2 控制器邏輯結構設計
對于本系統而言，總線橋的內部邏輯設計是系統設計的關鍵；對于總線橋而言，必須做到正確接收數據，并將數據正確傳送給CPU要傳送的公共設備，起到正確通道的作用，這就需要設置公共設備選擇信號，即cd1、cd2。根據cd1、cd2信號的不同，總線橋選擇不同的設備，以CPU1的兩個信號線cd11、cd12為例，其真值表如表1所示。
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當cd11、cd12為00時，代表CPU1要將數據送到設備RAM，總線橋接收到cd11、cd12傳過來的00信號，就會將CPU1的送來的8位數據送入RAM中；當cd11、cd12為01時，代表CPU1要將數據送到設備DAC中，總線橋接收到cd11、cd12傳過來的01信號，就會將CPU1的8根數據線和DAC的8根數據線相連，將數據送入DAC中；同樣，當cd11、cd12為10時，數據將會被送入設備ADC中；當cd11、cd12為11時，代表單片機CPU不訪問任何外設。這樣設置就可以保證總線橋將數據送入正確的公共設備中。
但是僅僅只有信號線還是不夠的。為了避免兩個CPU發生訪問沖突，還需要設置一個握手信號，由總線橋發送給CPU以確定外設是否繁忙，能否訪問。為此，每一個CPU1和CPU2分別設置一個握手信號ack1和ack2來控制CPU訪問設備。當ack為低電平時表示允許訪問設備；反之，則表示不允許。
為了實現系統的正常通信，人為規定兩個CPU不允許同時訪問同一個設備。CPU1的優先級最高，當兩個CPU同時訪問相同的設備時，CPU1優先訪問，但是如果CPU2先開始訪問某一個設備時，為了防止數據因為中斷而丟失，即使CPU1此時要訪問，也是不被允許的。但是兩個CPU允許同時訪問不同的設備，并不互相干擾。總線橋內部結構真值表如表2。
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表2中，cd11/cd12、cd21/cd22為總線橋的輸入控制線，ack1/ack2/acka1/acka2/ackd1/ackd2/ackr1/ackr2為總線橋的輸出控制線，真值表分為三種情況：(1)當cd11/cd12、cd21/cd22信號相同時，代表兩個CPU要同時訪問相同的設備，此時CPU1優先級最高。(2)當cd11/cd12，cd21/cd22信號不同時，代表CPU訪問的設備不同，此時總線橋允許兩個CPU同時訪問。(3)當cd11/cd12、cd21/cd22都為11時，表示兩個CPU都為空閑狀態。
需要強調的是，當一個CPU訪問完公共設備后，需要告知總線橋訪問結束，可以讓其他CPU開始訪問此設備。
3.3 設備連接接口設計
為了建立控制器的邏輯結構，還必須確定每一個設備接口的控制信號、地址信號和數據信號。
(1)總線橋與CPU的接口
以CPU1為例，輸入輸出信號主要設計為：（1）八位數據的雙向傳輸cpu1db0～cpu7db7；（2）13位地址線cpu1adr0～13；（3）發送讀信號、寫信號cpu1wr、 cpu1rd；（4）接收CPU發送的公共設備選擇信號cd11、cd12；（5）發送允許訪問公共設備信號ack1。
(2)總線橋與ADC接口
總線橋與AD的連接輸入輸出信號主要設計為：(1)接收通道選擇信號addr0～addr2；(2)發送AD啟動信號adstart；(3)接收轉換完成信號adeoc；(4)接收轉換完成的八位數據addb0～addb7。
(3)總線橋與DAC接口
DAC通道與總線橋的連接輸入輸出信號，主要設計為：(1)發送使能信號dacs；(2)發送八位數據dadb0～dadb7。
? (4)總線橋與RAM接口
??? 總線橋與RAM的連接輸入輸出信號主要設計為：(1)發送13位地址信息ramadr0~ramadr12；(2)發送使能信號ramcs1，ramcs2；(3)八位數據雙向傳輸ramdb0～ramdb7。
根據上述總線橋的邏輯結構以及接口信號，與CPU1、CPU2和RAM、ADC及DAC構成完整的系統。具體設備連接接口如圖3所示。
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3.4 仿真分析結果
為了驗證系統，對程序在quartusII中進行了仿真，結果表明總線橋能夠正確調配CPU訪問設備，避免沖突，并且能夠將數據成功送到CPU選擇的設備中。
圖4中，在最初的兩個時鐘周期內，CPU1和CPU2都為空閑狀態，而后cd1變為為00,cd2也變為00，代表CPU1和CPU2要同時訪問公共設備RAM，可以看出此時ack1變為低電平，即首先允許CPU1優先訪問，ack2仍然為高電平，即CPU2等待，當CPU1結束訪問時，才允許CPU2開始訪問。圖5中，cd2先變為00，代表CPU2先開始訪問RAM，此時ack2為低電平，允許CPU2開始訪問；當CPU2訪問到一半的時候，cd1變為00，CPU1申請訪問RAM，從圖5中可以看到，此時，ack2一直保持低電平，亦即CPU2并沒有被打斷，還在繼續進行數據傳輸，當CPU2結束訪問，ack2變為高電平，ack1才變成低電平， CPU1被允許繼續訪問。
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本文采用的這種新的總線橋網絡連接方法，將兩個CPU和多個公共設備連接在一起，實現了兩個CPU通過數據橋與多個公共設備通信的功能。通過在quartusII中的仿真，驗證了這種連接方法的可行性和正確性，此設計方法提高了電路工作的速度和性能。
參考文獻
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